New project
[bos2k9.git] / bos2k9.qsf
1 # Copyright (C) 1991-2008 Altera Corporation
2 # Your use of Altera Corporation's design tools, logic functions 
3 # and other software and tools, and its AMPP partner logic 
4 # functions, and any output files from any of the foregoing 
5 # (including device programming or simulation files), and any 
6 # associated documentation or information are expressly subject 
7 # to the terms and conditions of the Altera Program License 
8 # Subscription Agreement, Altera MegaCore Function License 
9 # Agreement, or other applicable license agreement, including, 
10 # without limitation, that your use is for the sole purpose of 
11 # programming logic devices manufactured by Altera and sold by 
12 # Altera or its authorized distributors.  Please refer to the 
13 # applicable agreement for further details.
14
15
16 # The default values for assignments are stored in the file
17 #               bos2k9_assignment_defaults.qdf
18 # If this file doesn't exist, and for assignments not listed, see file
19 #               assignment_defaults.qdf
20
21 # Altera recommends that you do not modify this file. This
22 # file is updated automatically by the Quartus II software
23 # and any changes you make may be lost or overwritten.
24
25
26 set_global_assignment -name FAMILY "Cyclone II"
27 set_global_assignment -name DEVICE EP2C35F672C6
28 set_global_assignment -name TOP_LEVEL_ENTITY bos2k9
29 set_global_assignment -name ORIGINAL_QUARTUS_VERSION 8.1
30 set_global_assignment -name PROJECT_CREATION_TIME_DATE "16:08:21  MAY 10, 2009"
31 set_global_assignment -name LAST_QUARTUS_VERSION 8.1
32 set_global_assignment -name EDA_DESIGN_ENTRY_SYNTHESIS_TOOL "Design Compiler"
33 set_global_assignment -name EDA_INPUT_VCC_NAME VDD -section_id eda_design_synthesis
34 set_global_assignment -name EDA_LMF_FILE altsyn.lmf -section_id eda_design_synthesis
35 set_global_assignment -name EDA_INPUT_DATA_FORMAT EDIF -section_id eda_design_synthesis
36 set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim-Altera (VHDL)"
37 set_global_assignment -name EDA_OUTPUT_DATA_FORMAT VHDL -section_id eda_simulation
38 set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_blast_fpga
39 set_global_assignment -name SEARCH_PATH fhw_spi/
40 set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
41 set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85