Actually add the ModelSim project file which was .gitignore'd.
[bos2k9.git] / bos2k9.mpf
1 [Library]\r
2 \r
3 fhw_sd = out/fhw_sd\r
4 fhw_sd_t = out/fhw_sd_t\r
5 \r
6 fhw_spi = out/fhw_spi\r
7 fhw_spi_t = out/fhw_spi_t\r
8 \r
9 fhw_tools = out/fhw_tools\r
10 work = out/work\r
11 \r
12 \r
13 others = $MODEL_TECH/../modelsim.ini\r
14 \r
15 stefanvhdl = out/stefanvhdl
16 [vcom]\r
17 ; Turn on VHDL-1993 as the default. Normally is off.\r
18 VHDL93 = 1\r
19 \r
20 ; Show source line containing error. Default is off.\r
21 Show_source = 1\r
22 \r
23 ; Turn off unbound-component warnings. Default is on.\r
24 ; Show_Warning1 = 0\r
25 \r
26 ; Turn off process-without-a-wait-statement warnings. Default is on.\r
27 ; Show_Warning2 = 0\r
28 \r
29 ; Turn off null-range warnings. Default is on.\r
30 ; Show_Warning3 = 0\r
31 \r
32 ; Turn off no-space-in-time-literal warnings. Default is on.\r
33 ; Show_Warning4 = 0\r
34 \r
35 ; Turn off multiple-drivers-on-unresolved-signal warnings. Default is on.\r
36 ; Show_Warning5 = 0\r
37 \r
38 ; Turn off optimization for IEEE std_logic_1164 package. Default is on.\r
39 ; Optimize_1164 = 0\r
40 \r
41 ; Turn on resolving of ambiguous function overloading in favor of the\r
42 ; "explicit" function declaration (not the one automatically created by\r
43 ; the compiler for each type declaration). Default is off.\r
44 ; .ini file has Explict enable so that std_logic_signed/unsigned\r
45 ; will match synthesis tools behavior.\r
46 Explicit = 1\r
47 \r
48 ; Turn off VITAL compliance checking. Default is checking on.\r
49 ; NoVitalCheck = 1\r
50 \r
51 ; Ignore VITAL compliance checking errors. Default is to not ignore.\r
52 ; IgnoreVitalErrors = 1\r
53 \r
54 ; Turn off VITAL compliance checking warnings. Default is to show warnings.\r
55 ; Show_VitalChecksWarnings = false\r
56 \r
57 ; Turn off acceleration of the VITAL packages. Default is to accelerate.\r
58 ; NoVital = 1\r
59 \r
60 ; Turn off inclusion of debugging info within design units. Default is to include.\r
61 ; NoDebug = 1\r
62 \r
63 ; Turn off "loading..." messages. Default is messages on.\r
64 ; Quiet = 1\r
65 \r
66 ; Turn on some limited synthesis rule compliance checking. Checks only:\r
67 ;       -- signals used (read) by a process must be in the sensitivity list\r
68 ; CheckSynthesis = 1\r
69 \r
70 ; Require the user to specify a configuration for all bindings,\r
71 ; and do not generate a compile time default binding for the\r
72 ; component. This will result in an elaboration error of\r
73 ; 'component not bound' if the user fails to do so. Avoids the rare\r
74 ; issue of a false dependency upon the unused default binding.\r
75 \r
76 ; RequireConfigForAllDefaultBinding = 1 \r
77 \r
78 [vlog]\r
79 \r
80 ; Turn off inclusion of debugging info within design units. Default is to include.\r
81 ; NoDebug = 1\r
82 \r
83 ; Turn off "loading..." messages. Default is messages on.\r
84 ; Quiet = 1\r
85 \r
86 ; Turn on Verilog hazard checking (order-dependent accessing of global vars).\r
87 ; Default is off.\r
88 ; Hazard = 1\r
89 \r
90 ; Turn on converting regular Verilog identifiers to uppercase. Allows case\r
91 ; insensitivity for module names. Default is no conversion.\r
92 ; UpCase = 1\r
93 \r
94 ; Turns on incremental compilation of modules \r
95 Incremental = 1\r
96 \r
97 [vsim]\r
98 ; Simulator resolution\r
99 ; Set to fs, ps, ns, us, ms, or sec with optional prefix of 1, 10, or 100.\r
100 resolution = 1ns\r
101 \r
102 ; User time unit for run commands\r
103 ; Set to default, fs, ps, ns, us, ms, or sec. The default is to use the\r
104 ; unit specified for Resolution. For example, if Resolution is 100ps,\r
105 ; then UserTimeUnit defaults to ps.\r
106 UserTimeUnit = default\r
107 \r
108 ; Default run length\r
109 RunLength = 100 us\r
110 \r
111 ; Maximum iterations that can be run without advancing simulation time\r
112 IterationLimit = 5000\r
113 \r
114 ; Directive to license manager:\r
115 ; vhdl          Immediately reserve a VHDL license\r
116 ; vlog          Immediately reserve a Verilog license\r
117 ; plus          Immediately reserve a VHDL and Verilog license\r
118 ; nomgc         Do not look for Mentor Graphics Licenses\r
119 ; nomti         Do not look for Model Technology Licenses\r
120 ; noqueue       Do not wait in the license queue when a license isn't available\r
121 ; License = plus\r
122 \r
123 ; Stop the simulator after an assertion message\r
124 ; 0 = Note  1 = Warning  2 = Error  3 = Failure  4 = Fatal\r
125 BreakOnAssertion = 3\r
126 \r
127 ; Assertion Message Format\r
128 ; %S - Severity Level \r
129 ; %R - Report Message\r
130 ; %T - Time of assertion\r
131 ; %D - Delta\r
132 ; %I - Instance or Region pathname (if available)\r
133 ; %% - print '%' character\r
134 ; AssertionFormat = "** %S: %R\n   Time: %T  Iteration: %D%I\n"\r
135 \r
136 ; Assertion File - alternate file for storing assertion messages\r
137 ; AssertFile = out/assert.log\r
138 \r
139 ; Default radix for all windows and commands...\r
140 ; Set to symbolic, ascii, binary, octal, decimal, hex, unsigned\r
141 DefaultRadix = symbolic\r
142 \r
143 ; VSIM Startup command\r
144 ; Startup = do startup.do\r
145 \r
146 ; File for saving command transcript\r
147 TranscriptFile = out/transcript\r
148 \r
149 ; File for saving command history \r
150 CommandHistory = out/cmdhist.log\r
151 \r
152 ; Specify whether paths in simulator commands should be described \r
153 ; in VHDL or Verilog format. For VHDL, PathSeparator = /\r
154 ; for Verilog, PathSeparator = .\r
155 PathSeparator = /\r
156 \r
157 ; Specify the dataset separator for fully rooted contexts.\r
158 ; The default is ':'. For example, sim:/top\r
159 ; Must not be the same character as PathSeparator.\r
160 DatasetSeparator = :\r
161 \r
162 ; Disable assertion messages\r
163 ; IgnoreNote = 1\r
164 ; IgnoreWarning = 1\r
165 ; IgnoreError = 1\r
166 ; IgnoreFailure = 1\r
167 \r
168 ; Default force kind. May be freeze, drive, or deposit \r
169 ; or in other terms, fixed, wired or charged.\r
170 ; DefaultForceKind = freeze\r
171 \r
172 ; If zero, open files when elaborated\r
173 ; else open files on first read or write\r
174 ; DelayFileOpen = 0\r
175 \r
176 ; Control VHDL files opened for write\r
177 ;   0 = Buffered, 1 = Unbuffered\r
178 UnbufferedOutput = 0\r
179 \r
180 ; Control number of VHDL files open concurrently\r
181 ;   This number should always be less then the \r
182 ;   current ulimit setting for max file descriptors\r
183 ;   0 = unlimited\r
184 ConcurrentFileLimit = 40\r
185 \r
186 ; This controls the number of hierarchical regions displayed as\r
187 ; part of a signal name shown in the waveform window.  The default\r
188 ; value or a value of zero tells VSIM to display the full name.\r
189 WaveSignalNameWidth = 2\r
190 \r
191 ; Turn off warnings from the std_logic_arith, std_logic_unsigned\r
192 ; and std_logic_signed packages.\r
193 ; StdArithNoWarnings = 1\r
194 \r
195 ; Turn off warnings from the IEEE numeric_std and numeric_bit\r
196 ; packages.\r
197 ; NumericStdNoWarnings = 1\r
198 \r
199 ; Control the format of a generate statement label. Don't quote it.\r
200 ; GenerateFormat = %s__%d\r
201 \r
202 ; Specify whether checkpoint files should be compressed.\r
203 ; The default is to be compressed.\r
204 ; CheckpointCompressMode = 0\r
205 \r
206 ; List of dynamically loaded objects for Verilog PLI applications\r
207 ; Veriuser = veriuser.sl\r
208 \r
209 StdArithNoWarnings = 1\r
210 NumericStdNoWarnings = 1\r
211 \r
212 \r
213 [Project]\r
214 Project_Version = 6
215 Project_DefaultLib = work
216 Project_SortMethod = unused
217 Project_Files_Count = 26
218 Project_File_0 = $SRC/bos2k9_t.vhd
219 Project_File_P_0 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder work last_compile 1247142896 vhdl_disableopt 0 vhdl_vital 0 cover_excludedefault 0 vhdl_warn1 1 vhdl_warn2 1 vhdl_explicit 1 vhdl_showsource 1 vhdl_warn3 1 cover_covercells 0 vhdl_0InOptions {} vhdl_warn4 1 voptflow 1 cover_optlevel 3 vhdl_options {} vhdl_warn5 1 toggle - ood 0 cover_noshort 0 compile_to work compile_order 25 cover_nosub 0 dont_compile 0 vhdl_use93 93
220 Project_File_1 = $SRC/bos2k9_globals.vhd
221 Project_File_P_1 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder work last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 1 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to work cover_noshort 0 compile_order 20 dont_compile 0 cover_nosub 0 vhdl_use93 93
222 Project_File_2 = $SRC/fhw_spi/spi_counter_e.vhd
223 Project_File_P_2 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi cover_noshort 0 compile_order 0 dont_compile 0 cover_nosub 0 vhdl_use93 2002
224 Project_File_3 = $SRC/fhw_spi/spi_master.vhd
225 Project_File_P_3 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi cover_noshort 0 compile_order 4 dont_compile 0 cover_nosub 0 vhdl_use93 2002
226 Project_File_4 = $SRC/bos2k9_mmu.vhd
227 Project_File_P_4 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder work last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 1 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to work cover_noshort 0 compile_order 21 dont_compile 0 cover_nosub 0 vhdl_use93 93
228 Project_File_5 = $SRC/fhw_tools/types.vhd
229 Project_File_P_5 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_tools last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_tools cover_noshort 0 compile_order 12 dont_compile 0 cover_nosub 0 vhdl_use93 2002
230 Project_File_6 = $SRC/fhw_sd/sd_commands_p.vhd
231 Project_File_P_6 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd cover_noshort 0 compile_order 6 dont_compile 0 cover_nosub 0 vhdl_use93 2002
232 Project_File_7 = $SRC/fhw_sd/sd_parser_e.vhd
233 Project_File_P_7 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd cover_noshort 0 compile_order 8 dont_compile 0 cover_nosub 0 vhdl_use93 2002
234 Project_File_8 = $SRC/bos2k9.vhd
235 Project_File_P_8 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder work last_compile 1247129679 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 1 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to work cover_noshort 0 compile_order 23 dont_compile 0 cover_nosub 0 vhdl_use93 93
236 Project_File_9 = $SRC/fhw_sd/sd_globals_p.vhd
237 Project_File_P_9 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd cover_noshort 0 compile_order 5 dont_compile 0 cover_nosub 0 vhdl_use93 2002
238 Project_File_10 = $SRC/fhw_sd/sd_counter_e.vhd
239 Project_File_P_10 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd cover_noshort 0 compile_order 7 dont_compile 0 cover_nosub 0 vhdl_use93 2002
240 Project_File_11 = $SRC/fhw_spi_t/spi_shifter_t.vhd
241 Project_File_P_11 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi_t last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi_t cover_noshort 0 compile_order 16 dont_compile 0 cover_nosub 0 vhdl_use93 2002
242 Project_File_12 = $SRC/fhw_spi_t/spi_starter_t.vhd
243 Project_File_P_12 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi_t last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi_t cover_noshort 0 compile_order 17 dont_compile 0 cover_nosub 0 vhdl_use93 2002
244 Project_File_13 = $SRC/fhw_sd_t/sd_flow_t.vhd
245 Project_File_P_13 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd_t last_compile 1246470166 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 1 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd_t cover_noshort 0 compile_order 19 dont_compile 0 cover_nosub 0 vhdl_use93 93
246 Project_File_14 = $SRC/fhw_sd/sd_host.vhd
247 Project_File_P_14 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd cover_noshort 0 compile_order 10 dont_compile 0 cover_nosub 0 vhdl_use93 2002
248 Project_File_15 = $SRC/fhw_spi_t/spi_counter_t.vhd
249 Project_File_P_15 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi_t last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi_t cover_noshort 0 compile_order 13 dont_compile 0 cover_nosub 0 vhdl_use93 2002
250 Project_File_16 = $SRC/fhw_tools/button.vhd
251 Project_File_P_16 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_tools last_compile 1247129679 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_tools cover_noshort 0 compile_order 11 dont_compile 0 cover_nosub 0 vhdl_use93 2002
252 Project_File_17 = $SRC/fhw_spi/spi_starter_e.vhd
253 Project_File_P_17 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi cover_noshort 0 compile_order 3 dont_compile 0 cover_nosub 0 vhdl_use93 2002
254 Project_File_18 = $SRC/fhw_spi/spi_shifter_e.vhd
255 Project_File_P_18 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi cover_noshort 0 compile_order 2 dont_compile 0 cover_nosub 0 vhdl_use93 2002
256 Project_File_19 = $SRC/fhw_sd_t/sd_parser_t.vhd
257 Project_File_P_19 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd_t last_compile 1246470166 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 1 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd_t cover_noshort 0 compile_order 18 dont_compile 0 cover_nosub 0 vhdl_use93 93
258 Project_File_20 = $SRC/stefanvhdl/txt_util.vhd
259 Project_File_P_20 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder stefanvhdl last_compile 1246389381 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 1 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to stefanvhdl cover_noshort 0 compile_order 24 dont_compile 0 cover_nosub 0 vhdl_use93 93
260 Project_File_21 = $SRC/mf_block_ram.vhd
261 Project_File_P_21 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder work last_compile 1247141112 vhdl_disableopt 0 vhdl_vital 0 cover_excludedefault 0 vhdl_warn1 1 vhdl_warn2 1 vhdl_explicit 1 vhdl_showsource 1 vhdl_warn3 1 cover_covercells 0 vhdl_0InOptions {} vhdl_warn4 1 voptflow 1 cover_optlevel 3 vhdl_options {} vhdl_warn5 1 toggle - ood 0 cover_noshort 0 compile_to work compile_order 22 cover_nosub 0 dont_compile 0 vhdl_use93 93
262 Project_File_22 = $SRC/fhw_sd/sd_flow_e.vhd
263 Project_File_P_22 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_sd last_compile 1247129220 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 1 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_sd cover_noshort 0 compile_order 9 dont_compile 0 cover_nosub 0 vhdl_use93 93
264 Project_File_23 = $SRC/fhw_spi_t/spi_master_t.vhd
265 Project_File_P_23 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi_t last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi_t cover_noshort 0 compile_order 15 dont_compile 0 cover_nosub 0 vhdl_use93 2002
266 Project_File_24 = $SRC/fhw_spi_t/spi_master_all_t.vhd
267 Project_File_P_24 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi_t last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi_t cover_noshort 0 compile_order 14 dont_compile 0 cover_nosub 0 vhdl_use93 2002
268 Project_File_25 = $SRC/fhw_spi/spi_engine_e.vhd
269 Project_File_P_25 = vhdl_novitalcheck 0 file_type vhdl group_id 0 cover_nofec 0 vhdl_nodebug 0 vhdl_1164 1 vhdl_noload 0 vhdl_synth 0 vhdl_enable0In 0 folder fhw_spi last_compile 1245940201 vhdl_disableopt 0 cover_excludedefault 0 vhdl_vital 0 vhdl_warn1 1 vhdl_showsource 0 vhdl_explicit 1 vhdl_warn2 1 vhdl_0InOptions {} cover_covercells 0 vhdl_warn3 1 vhdl_options {} cover_optlevel 3 voptflow 1 vhdl_warn4 1 ood 0 toggle - vhdl_warn5 1 compile_to fhw_spi cover_noshort 0 compile_order 1 dont_compile 0 cover_nosub 0 vhdl_use93 2002
270 Project_Sim_Count = 4
271 Project_Sim_0 = bos2k9
272 Project_Sim_P_0 = Generics {} timing default -std_output {} -nopsl 0 +notimingchecks 0 -L {} selected_du {} -hazards 0 -sdf {} ok 1 folder work -0in 0 -nosva 0 -absentisempty 0 +pulse_r {} -multisource_delay {} OtherArgs {} +pulse_e {} -t ns -vital2.2b 0 +plusarg {} -sdfnoerror 0 -coverage 0 vopt_env 1 is_vopt_flow 0 -memprof 0 additional_dus work.bos2k9_t -nofileshare 0 -noglitch 0 +no_pulse_msg 0 -assertdebug 0 -wlf {} -std_input {} -Lf {} -sdfnowarn 0 -assertfile {} -0in_options {}
273 Project_Sim_1 = sd_flow
274 Project_Sim_P_1 = Generics {} timing default -std_output {} -nopsl 0 +notimingchecks 0 -L {} selected_du {} -sclib {} -hazards 0 -sdf {} ok 1 folder fhw_sd_t -0in 0 -nosva 0 -absentisempty 0 +pulse_r {} -dpiexportobj {} -multisource_delay {} OtherArgs {} -dpioutoftheblue {} +pulse_e {} -t ns -vital2.2b 0 +plusarg {} -sdfnoerror 0 -coverage 0 vopt_env 1 -dpiheader {} is_vopt_flow 0 -memprof 0 -sc_arg {} additional_dus fhw_sd_t.sd_flow_t -nofileshare 0 -noglitch 0 +no_pulse_msg 0 -assertdebug 0 -wlf {} -std_input {} -Lf {} -sdfnowarn 0 -assertfile {} -0in_options {}
275 Project_Sim_2 = spi_master
276 Project_Sim_P_2 = Generics {} timing default -std_output {} -nopsl 0 +notimingchecks 0 -L {} selected_du {} -hazards 0 -sdf {} ok 1 -0in 0 -nosva 0 folder fhw_spi_t +pulse_r {} -absentisempty 0 OtherArgs {} -multisource_delay {} +pulse_e {} vopt_env 1 -coverage 0 -sdfnoerror 0 +plusarg {} -vital2.2b 0 -t us -memprof 0 is_vopt_flow 0 additional_dus fhw_spi_t.spi_master_t -noglitch 0 -nofileshare 0 -wlf {} -assertdebug 0 +no_pulse_msg 0 -0in_options {} -assertfile {} -sdfnowarn 0 -Lf {} -std_input {}
277 Project_Sim_3 = sd_parser
278 Project_Sim_P_3 = Generics {} timing default -std_output {} -nopsl 0 +notimingchecks 0 -L {} selected_du {} -hazards 0 -sdf {} ok 1 folder fhw_sd_t -0in 0 -nosva 0 -absentisempty 0 +pulse_r {} -multisource_delay {} OtherArgs {} +pulse_e {} -t ns -vital2.2b 0 +plusarg {} -sdfnoerror 0 -coverage 0 vopt_env 1 is_vopt_flow 0 -memprof 0 additional_dus fhw_sd_t.sd_parser_t -nofileshare 0 -noglitch 0 +no_pulse_msg 0 -assertdebug 0 -wlf {} -std_input {} -Lf {} -sdfnowarn 0 -assertfile {} -0in_options {}
279 Project_Folder_Count = 7
280 Project_Folder_0 = fhw_spi
281 Project_Folder_P_0 = folder {Top Level}
282 Project_Folder_1 = fhw_tools
283 Project_Folder_P_1 = folder {Top Level}
284 Project_Folder_2 = fhw_sd_t
285 Project_Folder_P_2 = folder {Top Level}
286 Project_Folder_3 = fhw_spi_t
287 Project_Folder_P_3 = folder {Top Level}
288 Project_Folder_4 = fhw_sd
289 Project_Folder_P_4 = folder {Top Level}
290 Project_Folder_5 = work
291 Project_Folder_P_5 = folder {Top Level}
292 Project_Folder_6 = stefanvhdl
293 Project_Folder_P_6 = folder {Top Level}
294 Echo_Compile_Output = 1
295 Save_Compile_Report = 0
296 Project_Opt_Count = 0
297 ForceSoftPaths = 1
298 ReOpenSourceFiles = 0
299 CloseSourceFiles = 1
300 ProjectStatusDelay = 5000
301 VERILOG_DoubleClick = Edit
302 VERILOG_CustomDoubleClick = 
303 SYSTEMVERILOG_DoubleClick = Edit
304 SYSTEMVERILOG_CustomDoubleClick = 
305 VHDL_DoubleClick = Compile
306 VHDL_CustomDoubleClick = 
307 PSL_DoubleClick = Edit
308 PSL_CustomDoubleClick = 
309 TEXT_DoubleClick = Edit
310 TEXT_CustomDoubleClick = 
311 SYSTEMC_DoubleClick = Edit
312 SYSTEMC_CustomDoubleClick = 
313 TCL_DoubleClick = Edit
314 TCL_CustomDoubleClick = 
315 MACRO_DoubleClick = Edit
316 MACRO_CustomDoubleClick = 
317 VCD_DoubleClick = Edit
318 VCD_CustomDoubleClick = 
319 SDF_DoubleClick = Edit
320 SDF_CustomDoubleClick = 
321 XML_DoubleClick = Edit
322 XML_CustomDoubleClick = 
323 LOGFILE_DoubleClick = Edit
324 LOGFILE_CustomDoubleClick = 
325 UCDB_DoubleClick = Edit
326 UCDB_CustomDoubleClick = 
327 EditorState = 
328 Project_Major_Version = 6
329 Project_Minor_Version = 4