A lot of interface documentation.
[bos2k9.git] / bos2k9.vhd
1 -----------------------------------------------------------------------
2 -- Copyright (c) 2009 Malte S. Stretz <http://msquadrat.de> 
3 --
4 -- The project top level entity.
5 --
6 -- It implements a simple test setup which can read data from an SD 
7 -- card.  Blocks are read in 512 Byte blocks, so both block addresses
8 -- and byte addresses (relative to the block start) can be specified.
9 -- The system starts up doing nothing, an init button has to be pressed
10 -- to initialize the card and afterwards the selected block can be read
11 -- to an internal buffer.
12 --
13 -- This is designed around the DE2 evaluation board.  To simplify
14 -- development, the ports of the entity are named after the file
15 -- `DE2_Pin_Table.pdf`, which is part of the DE2 documentation.
16 -- The PDF file was converted to a TCL file and is included in this
17 -- project as `de2_pins.tcl` and can be copied to the `bos2k9.qsf`
18 -- project file.  This has the side effect that Quartus will complain
19 -- that some of these pins are stuck to GND or not used; these 
20 -- warnings can be ignored.
21 --
22 -- The following pins are used:
23 --  * `CLOCK_50` is the 50 MHz system clock.
24 --  * `KEY` are the four push button which are low-active.
25 --  * `SW` are the eighteen on-off switches.
26 --  * `LEDR` are the eighteen red LEDs above the switches.
27 --  * `LEDG` are the nine green LEDs; the low eight are located above
28 --    the push buttons, the ninth is above the row of red LEDs.
29 --  * `SD_DAT` is the SPI MISO.
30 --  * `SD_CMD` is the SPI MOSI.
31 --  * `SD_DAT3` is the SPI CS.
32 --  * `SD_CLK` is the SPI SCK.
33 --
34 -- LEDG(0) should be always on and represents a powered system. The 
35 -- `reset` is wired to `SW(17)`, so the switch should be off when these
36 -- system is started.  Once `reset` is off (ie. the switch on), the card
37 -- can be initialized (and later reset) by pressing `KEY(0)`.  Once
38 -- LEDG(2) is led, the system is ready to read a block; if an error 
39 -- occurs, LEDG(1) is switched on instead.
40 --
41 -- The low eight bits of the block address can be specified by the
42 -- first eight `SW`es, ie. SW(0) to SW(7).  Only the first 256 blocks 
43 -- of 4096 possible ones (on 2 GiB SD cards; SDHC is not supported) can 
44 -- be read.  `KEY(1)` starts the reading of the selected block.
45 --
46 -- The used `button` entity ensures that even with really slow fingers,
47 -- the button press is only signaled once.  As the buttons on the DE2
48 -- board tend to break, this cannot be ensured but a longer press 
49 -- doesn't break anything.
50 --
51 -- The currently via SW(8) to SW(15) selected byte is displayed on the
52 -- LEDs LEDR(0) to LEDR(7).  Because only eight bit are wired, only 
53 -- half the block can be displayed.  Both this and the above limitation 
54 -- doesn't matter as this is a test setup only.
55 --
56 -- For debugging purposes, the SPI bus is also wired to the LEDs 
57 -- LEDG(7) to LEDG(4). 
58 -----------------------------------------------------------------------
59
60 library ieee;
61 use ieee.std_logic_1164.all;
62
63 library fhw_sd;
64 use fhw_sd.sd_host;
65
66 library fhw_tools;
67 use fhw_tools.all;
68 use fhw_tools.types.all;
69
70 use work.bos2k9_globals.all;
71
72 -----------------------------------------------------------------------
73
74 entity bos2k9 is
75   port(
76     CLOCK_50 : in std_logic;
77     
78     KEY  : in  std_logic_vector(3 downto 0);
79     SW   : in  std_logic_vector(17 downto 0);
80     LEDR : out std_logic_vector(17 downto 0);
81     LEDG : out std_logic_vector(8 downto 0);
82     
83     SD_DAT  : in  std_logic;
84     SD_CMD  : out std_logic;
85     SD_DAT3 : out std_logic;
86     SD_CLK  : out std_logic);
87 end bos2k9;
88
89 -----------------------------------------------------------------------
90
91 architecture board of bos2k9 is
92
93   component sd_host is
94     generic(
95       clock_interval : time     := clock_interval_c;
96       clock_divider  : positive := sd_clock_div_c);
97     port(
98       clk : in  std_logic;
99       rst : in  std_logic;
100
101       init  : in  std_logic;
102       ready : out std_logic;
103       error : out std_logic;
104       
105       address : in  std_logic_block_address_t;
106       start   : in  std_logic;
107       rxd     : out std_logic_byte_t;
108       shd     : out std_logic;
109       
110       miso  : in  std_logic;
111       mosi  : out std_logic;
112       sck   : out std_logic;
113       cs    : out std_logic);
114   end component;
115   
116   component bos2k9_mmu is
117     port(
118       clock : in  std_logic;
119       reset : in  std_logic;
120     
121       write_next : in  std_logic;
122       write_addr : out std_logic_byte_address_t;
123       write_data : in  std_logic_byte_t;
124     
125       read_addr : in  std_logic_byte_address_t;
126       read_data : out std_logic_byte_t);
127   end component;
128   
129   component button
130     port(
131       clk : in std_logic;
132       rst : in std_logic;
133       
134       input  : in  std_ulogic;
135       output : out std_ulogic);
136   end component;
137
138   signal clock_s : std_logic;
139   signal reset_s : std_logic;
140   
141   signal ready_led_s : std_logic;
142   signal error_led_s : std_logic;
143   
144   signal init_btn_s  : std_logic;
145   signal start_btn_s : std_logic;
146   
147   signal byte_led_s  : std_logic_vector(7 downto 0);
148   signal byte_sw1_s  : std_logic_vector(7 downto 0);
149   signal byte_sw2_s  : std_logic_vector(7 downto 0);
150   
151   signal spi_s : spi_bus_t;
152   
153 begin
154   clock_s <= CLOCK_50;
155   reset_s <= not SW(17);
156
157   init_button : button port map(clock_s, reset_s,
158     input  => KEY(0),
159     output => init_btn_s);
160   start_button : button port map(clock_s, reset_s,
161     input  => KEY(1),
162     output => start_btn_s);
163   
164   spi_s.miso <= SD_DAT;
165   SD_CMD     <= spi_s.mosi;
166   SD_CLK     <= spi_s.sck;
167   SD_DAT3    <= spi_s.cs;
168   
169   LEDG <= (
170     7 => spi_s.miso,
171     6 => spi_s.mosi,
172     5 => spi_s.sck,
173     4 => spi_s.cs,
174     1 => ready_led_s,
175     0 => error_led_s,
176     others => '0');
177   LEDR <= (
178    17 => not reset_s,
179     7 => byte_led_s(7),
180     6 => byte_led_s(6),
181     5 => byte_led_s(5),
182     4 => byte_led_s(4),
183     3 => byte_led_s(3),
184     2 => byte_led_s(2),
185     1 => byte_led_s(1),
186     0 => byte_led_s(0),
187     others => '0');
188   byte_sw1_s <= SW(7 downto 0);
189   byte_sw2_s <= SW(15 downto 8);
190   
191   guts : block
192     signal sd_init_s    : std_logic;
193     signal sd_ready_s   : std_logic;
194     signal sd_error_s   : std_logic;
195     signal sd_address_s : std_logic_block_address_t;
196     signal sd_start_s   : std_logic;
197     signal sd_data_s    : std_logic_byte_t;
198     signal sd_latch_s   : std_logic;
199     signal sd_shift_s   : std_logic;
200   
201     signal bl_address_s : std_logic_byte_address_t;
202   begin
203
204     ready_led_s <= sd_ready_s;
205     error_led_s <= sd_error_s;
206     
207     sd_init_s  <= init_btn_s;
208     sd_start_s <= start_btn_s;
209   
210     sd_address_s(std_logic_block_address_t'high downto std_logic_byte_t'high + 1) <= (others => '0');
211     sd_address_s(std_logic_byte_t'range) <= byte_sw1_s;
212     bl_address_s(std_logic_byte_address_t'high downto std_logic_byte_t'high + 1) <= (others => '0');
213     bl_address_s(std_logic_byte_t'range) <= byte_sw2_s;
214   
215     sd_io : sd_host port map(
216       clk => clock_s,
217       rst => reset_s,
218     
219       init    => sd_init_s, 
220       ready   => sd_ready_s,
221       error   => sd_error_s,
222       address => sd_address_s,
223       start   => sd_start_s,
224       rxd     => sd_data_s,
225       shd     => sd_latch_s,
226     
227       miso  => spi_s.miso,
228       mosi  => spi_s.mosi,
229       sck   => spi_s.sck,
230       cs    => spi_s.cs);
231     mmu : bos2k9_mmu port map(
232       clock => clock_s,
233       reset => reset_s,
234       write_next => sd_latch_s,
235       write_addr => open,
236       write_data => sd_data_s,
237       read_addr  => bl_address_s,
238       read_data  => byte_led_s);
239   
240   end block;
241 end board;