Some simple wrappery
authorMalte S. Stretz <mss@apache.org>
Sun, 10 May 2009 15:57:17 +0000 (17:57 +0200)
committerMalte S. Stretz <mss@apache.org>
Sun, 10 May 2009 15:57:17 +0000 (17:57 +0200)
.gitignore
E_SPIMaster.vhd
bos2k9.qsf
bos2k9.vhd [new file with mode: 0644]
fhw_spi/master.vhd [new file with mode: 0644]

index 19e0180..53eb6b0 100644 (file)
@@ -1 +1,5 @@
+out/
 db/
+incremental_db/
+export_db/
+simulation/
index 8e5df88..607df11 100644 (file)
 --     Autor: xxx
 --     Datum: xxx
 ----------------------------------------------------------------------------------------------------
+library ieee;
+use ieee.std_logic_1164.all;
+
+library fhw_spi;
+use fhw_spi.all;
+
 entity E_SPIMaster is
        generic(
                gMode           : integer range 0 to 3;
@@ -51,3 +57,39 @@ entity E_SPIMaster is
                sck             : out std_logic
        );
 end E_SPIMaster;
+
+architecture fake of E_SPIMaster is
+component master 
+  generic(
+    clk_div : integer range 0 to 3 := gMode;
+       data_width : positive := gDataWidth;
+       spi_mode : positive := gMode);
+  port(
+    clk : in  std_logic;
+       rst : in  std_logic;
+       
+       start : in  std_logic;
+       busy  : out std_logic;
+       
+       txd   : in  std_logic_vector(gDataWidth - 1 downto 0);
+       rxd   : out std_logic_vector(gDataWidth - 1 downto 0);
+       
+       miso  : in  std_logic;
+       mosi  : out std_logic;
+       sck   : out std_logic);
+end component;
+begin
+  impl : master port map(
+    clk => clk,
+       rst => rst,
+       
+       start => start,
+       busy  => busy,
+       
+       txd   => txData,
+       rxd   => rxData,
+       
+       miso  => miso,
+       mosi  => mosi,
+       sck   => sck);
+end fake;
index 4c91843..edc0899 100644 (file)
@@ -36,6 +36,19 @@ set_global_assignment -name EDA_INPUT_DATA_FORMAT EDIF -section_id eda_design_sy
 set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim-Altera (VHDL)"
 set_global_assignment -name EDA_OUTPUT_DATA_FORMAT VHDL -section_id eda_simulation
 set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_blast_fpga
-set_global_assignment -name SEARCH_PATH fhw_spi/
 set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
-set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
\ No newline at end of file
+set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
+set_global_assignment -name VHDL_FILE fhw_spi/master.vhd -library fhw_spi
+set_global_assignment -name VHDL_FILE bos2k9.vhd
+set_global_assignment -name VHDL_FILE E_SPIMaster.vhd
+set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
+set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
+set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
+set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"
+set_global_assignment -name LL_MEMBER_STATE LOCKED -section_id "Root Region"
+set_global_assignment -name USE_CONFIGURATION_DEVICE ON
+set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW"
+set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)"
+set_global_assignment -name FLOW_ENABLE_RTL_VIEWER ON
+set_global_assignment -name SMART_RECOMPILE ON
+set_global_assignment -name PROJECT_OUTPUT_DIRECTORY out
\ No newline at end of file
diff --git a/bos2k9.vhd b/bos2k9.vhd
new file mode 100644 (file)
index 0000000..8c4ea4f
--- /dev/null
@@ -0,0 +1,72 @@
+library ieee;
+use ieee.std_logic_1164.all;
+
+library fhw_spi;
+use fhw_spi.all;
+
+-----------------------------------------------------------------------
+
+entity bos2k9 is
+  generic(
+    clock_interval : time :=  20 ns;
+       data_width : positive := 8);
+  port(
+    clk : in  std_logic; --pin:N2
+       rst : in  std_logic; --pin:G25
+       
+    miso : in  std_logic;
+       mosi : out std_logic;
+       sck  : out std_logic);
+end bos2k9;
+
+-----------------------------------------------------------------------
+
+architecture board of bos2k9 is
+
+  component master 
+    generic(
+      clk_div    : positive := 100;
+         data_width : positive := data_width;
+         spi_mode   : integer range 0 to 3 := 0);
+    port(
+      clk : in  std_logic;
+         rst : in  std_logic;
+       
+         start : in  std_logic;
+         busy  : out std_logic;
+       
+         txd   : in  std_logic_vector(data_width - 1 downto 0);
+         rxd   : out std_logic_vector(data_width - 1 downto 0);
+       
+         miso  : in  std_logic;
+         mosi  : out std_logic;
+         sck   : out std_logic);
+  end component;
+
+  signal start_s : std_logic;
+  signal busy_s  : std_logic;
+  
+  signal ibuf_s  : std_logic_vector(data_width - 1 downto 0);
+  signal obuf_s  : std_logic_vector(data_width - 1 downto 0);
+  
+begin
+  
+  start_s <= '0';
+  
+  spi_master : master port map(
+    clk => clk,
+       rst => rst,
+       
+       start => start_s,
+       busy  => busy_s,
+       
+       txd   => obuf_s,
+       rxd   => ibuf_s,
+       
+       miso  => miso,
+       mosi  => mosi,
+       sck   => sck);
+
+  
+
+end board;
diff --git a/fhw_spi/master.vhd b/fhw_spi/master.vhd
new file mode 100644 (file)
index 0000000..400fbe2
--- /dev/null
@@ -0,0 +1,32 @@
+library ieee;
+use ieee.std_logic_1164.all;
+
+-----------------------------------------------------------------------
+
+entity master is
+  generic(
+    clk_div    : positive;
+       data_width : positive;
+       spi_mode   : integer range 0 to 3);
+  port(
+    clk : in  std_logic;
+       rst : in  std_logic;
+       
+       start : in  std_logic;
+       busy  : out std_logic;
+       
+       txd   : in  std_logic_vector(data_width - 1 downto 0);
+       rxd   : out std_logic_vector(data_width - 1 downto 0);
+       
+       miso  : in  std_logic;
+       mosi  : out std_logic;
+       sck   : out std_logic);
+end master;
+
+-----------------------------------------------------------------------
+
+architecture rtl of master is
+  
+begin
+  
+end rtl;