Hold down the resetted/cs signal until after start state.
authorMalte S. Stretz <mss@apache.org>
Wed, 1 Jul 2009 18:26:00 +0000 (20:26 +0200)
committerMalte S. Stretz <mss@apache.org>
Wed, 1 Jul 2009 18:26:00 +0000 (20:26 +0200)
fhw_sd/sd_flow_e.vhd

index 692d060..0224138 100644 (file)
@@ -64,6 +64,8 @@ architecture rtl of sd_flow_e is
   signal next_state_s : state_t;
 begin
   resetted <= '1' when curr_state_s = rset_state_c
+         else '1' when curr_state_s = strt_state_c
+         else '1' when prev_state_s = strt_state_c
          else '0';
   
   sequence : process(clock, reset)