Split parity generic into two.
authorMalte S. Stretz <mss@apache.org>
Wed, 15 Jul 2009 10:28:57 +0000 (12:28 +0200)
committerMalte S. Stretz <mss@apache.org>
Wed, 15 Jul 2009 10:28:57 +0000 (12:28 +0200)
fhw_rs232/rs232_recv.vhd
fhw_rs232/rs232_send.vhd
fhw_rs232/rs232_uart.vhd

index 0330e07..d92b579 100644 (file)
@@ -17,7 +17,8 @@ entity rs232_recv is
     clock_interval : time;
     clock_divider  : positive; -- TODO: calculate this based on clock_interval
     data_width     : positive := 8;
-    parity         : std_logic_vector(1 downto 0) := "00");
+    parity_enabled : std_logic := '0';
+    parity         : std_logic := '0');
   port(
     clk : in  std_logic;
     rst : in  std_logic;
@@ -31,8 +32,6 @@ entity rs232_recv is
 -----------------------------------------------------------------------
 
 architecture rtl of rs232_recv is
-  constant parity_enabled_c : std_logic := parity(1);
-  constant parity_c         : std_logic := parity(0);
 begin
   
 end rtl;
index 8b672e4..5b69ab9 100644 (file)
@@ -17,7 +17,8 @@ entity rs232_send is
     clock_interval : time;
     clock_divider  : positive; -- TODO: calculate this based on clock_interval
     data_width     : positive := 8;
-    parity         : std_logic_vector(1 downto 0) := "00");
+    parity_enabled : std_logic := '0';
+    parity         : std_logic := '0');
   port(
     clk : in  std_logic;
     rst : in  std_logic;
@@ -31,8 +32,6 @@ entity rs232_send is
 -----------------------------------------------------------------------
 
 architecture rtl of rs232_send is
-  constant parity_enabled_c : std_logic := parity(1);
-  constant parity_c         : std_logic := parity(0);
   
   type state_t is (
     state_idle_c,
@@ -87,7 +86,7 @@ begin
   
   parit : process(clk, rst)
   begin
-    if parity_enabled_c = '0' then
+    if parity_enabled = '0' then
       parity_s <= '1';
     else
       -- TODO
index 2185f81..0767ad3 100644 (file)
@@ -17,7 +17,8 @@ entity sd_host is
     clock_interval : time;
     clock_divider  : positive; -- TODO: calculate this based on clock_interval
     data_width     : positive := 8;
-    parity         : std_logic_vector(1 downto 0) := "00");
+    parity_enabled : std_logic := '0';
+    parity         : std_logic := '0');
   port(
     clk : in  std_logic;
     rst : in  std_logic;
@@ -41,7 +42,8 @@ architecture rtl of sd_host is
       clock_interval : time := clock_interval;
       clock_divider  : positive := clock_divider;
       data_width     : positive := data_width;
-      parity         : std_logic_vector(1 downto 0) := parity);
+      parity_enabled : std_logic := parity_enabled;
+      parity         : std_logic := parity);
     port(
       clk : in  std_logic;
       rst : in  std_logic;
@@ -55,7 +57,8 @@ architecture rtl of sd_host is
       clock_interval : time := clock_interval;
       clock_divider  : positive := clock_divider;
       data_width     : positive := data_width;
-      parity         : std_logic_vector(1 downto 0) := parity);
+      parity_enabled : std_logic := parity_enabled;
+      parity         : std_logic := parity);
     port(
       clk : in  std_logic;
       rst : in  std_logic;